工程經理們一致認為，硬體/軟體的協同設計已經成為未來設計專案的關鍵首要步驟。
在近日舉辦的第三屆美國東岸EDAC(EDA大會)的座談會上，許多資深工程經理對此問題進行了討論。他們提出目前硬體和軟體協同設計的方法還有許多令人不能滿意的地方。
部分問題是如何對協同設計進行定義。新創公司Siliance的總裁Rich McAndrew說，系統級的設計、驗證和確認需要一種一致的方法。“複雜性正推動著對硬體/軟體協同設計的需求，” McAndrew說，“現在，它是一個關鍵的設計方法論。”
ADI公司系統級整合事業部門的資深經理D. Sreenivasa Rao指出，“消費性電子時代的設計改變了每一件事物。”在去年的專家小組討論會中，與會人員就敦促供應商要趕上消費電子時代的要求。
Rao負責消費性和通訊類系統級晶片的整合工作，他表示，即使整個系統曾經有過一次協同設計，解決系統級晶片也不能獲得成功。“從設計專案的開始就應用硬體/軟體協同設計是重要的 。但是目前的工具雖然允許更高層級的萃取，卻不能處理這樣的詳細資訊，這些資訊能構成或破壞在暫存器傳輸級的設計。
“現在我們不能把無時序測試基準的模型與有時序的RTL模型結合起來，” Rao表示，所以“最好是把一種模組的方法應用於系統級的建模中。”
Rao注意到在目前的設計工具中，有兩點存在很多問題的缺陷：演算法驗證能力和C到RTL的確認。“在ADI公司， 硬體工程師不是僅僅在走廊裏向軟體設計工程師禮貌地點頭。雙方的工程師在上市時程日益縮短的壓力下，在採用硬體/軟體協同設計方法的一開始，就必須緊密的 再一起工作，”他表示。
Rao也要求設計工程師們要能識別系統級晶片設計中的子系統，並能構想出提取它們的形式。 Rao在ADI的職責是處理IP模組的設計再使用，作為一個三階段計劃的一個部分，在他寫給品質管理中心雜誌的一篇論文中詳細介紹了他的工作。
SiCortex公司的工程副總裁Bob Supnik認為，雖然像System C這樣的語言能解決一些系統級行為擷取問題，但仍然存在 “RTL速度模擬和SystemC之間仍存在三到四倍的巨大差異。”
Supnik表示，他已在SiCortex開始應用一種新穎的硬體/軟體協同設計方法，以使不必要的軟體程式最小化，進而使新的伺服器增加速度，並降低功耗。
參與VAX微處理器Alpha工程專案晶片設計的一位資深工程師Supnik補充，“沒有更專屬的語言，它們在經濟上就沒有意義。”
他也支援Rao對於系統級設計模組方法的看法。Supnik表示，“即使在目前的晶片設計中引入多個核心，要首先解決一個核心的硬體/軟體協同設計挑戰，然後，你才能解決四核心的協同設計挑戰，”
Teradyne公司的首席工程師和SystemC建模設計師Vlad Kheyfets認為，硬體的協同驗證已在RTL中完成。“因為它太針對具體的製程技術，模擬不能奏效。"他也要求把更好的工具用於C到RTL的確認方法。
總裁Ian Kersley補充說，協同設計的目標是清楚的，“首先，你能加速執行系統驅動軟體的開發；其次，你能增加對投片前硬體的信心；第三，簡化了硬體/軟體的整合。”
(請參考原文：HW/SW co-design becomes an essential chore)
(Nicolas Mokhoff)
沒有留言:
張貼留言